Inyección de fallas en procesadores RISC-V para caracterizar nodos DTN
Tesis (Lic. en Ciencias de la Computación)--Universidad Nacional de Córdoba, Facultad de Matemática, Astronomía, Física y Computación, 2023.
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2023-09
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| Assuntos: | Organización de sistemas informáticos, Redes tolerantes a demoras, Pruebas de hardware, Computer systems organization, Delay tolerant networks, Reduced instruction set computing, RISC-V, Instruction set architecture, Hardware testing, Fault injection, |
| Acesso em linha: | http://hdl.handle.net/11086/551186 |
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dig-unc-ar-11086-5511862024-03-22T16:12:50Z Inyección de fallas en procesadores RISC-V para caracterizar nodos DTN Edelstein, Adrián Marcelo Ferreyra, Pablo A. Organización de sistemas informáticos Redes tolerantes a demoras Pruebas de hardware Computer systems organization Delay tolerant networks Reduced instruction set computing RISC-V Instruction set architecture Hardware testing Fault injection Tesis (Lic. en Ciencias de la Computación)--Universidad Nacional de Córdoba, Facultad de Matemática, Astronomía, Física y Computación, 2023. Fil: Edelstein, Adrián Marcelo. Universidad Nacional de Córdoba. Facultad de Matemática, Astronomía, Física y Computación; Argentina. Los procesadores RISC-V de código abierto se están popularizando cada vez más aceleradamente en diversos campos de aplicación. El hecho de que son procesadores de arquitectura y de código abierto permite implementar diversas formas de caracterizar la confiabilidad y disponibilidad de los sistemas basados en ellos. En este trabajo se propone desarrollar primero una implementación simplificada de un procesador RISC-V. Luego describimos el desarrollo de una herramienta de inyección de fallas del tipo de alteración aleatorias de información en sus registros internos para encontrar la tasa de fallas que permite, mediante simples cálculos, obtener la confiabilidad del sistema, asumiendo ciertas condiciones de base. El siguiente paso consiste en aplicar dicha herramienta para caracterizar algoritmos simples programados en el procesador RISC-V previamente desarrollado para poder verificar el correcto funcionamiento de dicho inyector. El último paso del trabajo consiste en aplicar la herramienta de inyección de fallas para caracterizar un algoritmo para la generación de tablas de ruteo propios de un nodo DTN. Open source RISC-V processors are becoming more popular at a faster rate in diverse field applications. The fact that these processors are open both in architecture and source code allows for the implementation of many tools to characterize the reliability and availability of systems that are based on them. We propose in this work developing first a simplified implementation of a RISC-V processor. Then we describe the development of a fault injection tool based on random information alterations on the internal registers of the processor. This allows us to calculate the error rate to describe the reliability of the system assuming certain starting conditions. The next step consists in applying said tool to characterize simple algorithms programmed for the developed RISC-V processor to verify the developed fault injector is working correctly. Lastly, using said fault injection tool, we study the runtime of a simple DTN routing algorithm running on the developed processor. Fil: Edelstein, Adrián Marcelo. Universidad Nacional de Córdoba. Facultad de Matemática, Astronomía, Física y Computación; Argentina. 2024-03-21T12:45:45Z 2024-03-21T12:45:45Z 2023-09 bachelorThesis http://hdl.handle.net/11086/551186 spa Attribution-NonCommercial-ShareAlike 4.0 International http://creativecommons.org/licenses/by-nc-sa/4.0/ |
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Tesis (Lic. en Ciencias de la Computación)--Universidad Nacional de Córdoba, Facultad de Matemática, Astronomía, Física y Computación, 2023. |
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